반도체 선단공정에 EDA 중요성 커져…호환성 강화 나선 삼성

[이데일리 박원주 기자] 삼성전자가 선단 공정에서 안정적인 수율(양품 비율) 확보를 위해 반도체 설계자동화(EDA) 호환성 강화에 속도를 내고 있다. 차세대 인공지능(AI) 반도체 등을 위한 선단 공정 수요가 높아지면서 EDA를 통한 수율 개선 필요성이 커진 데 따른 것이다.

(사진=방인권 기자)

9일 업계에 따르면 삼성전자는 EDA의 호환성을 강화하기 위해 자체 소프트웨어(SW) 고도화에 속도를 내고 있다. 삼성전자는 현재 시놉시스 등 글로벌 EDA 기업들과 협력해 반도체 설계 검증에 나서고 있는데, 이들 기업의 EDA를 자체 공정에 적용시킬 수 있는 SW를 개발하고 있다.

EDA는 반도체 집적회로(IC) 디자인을 설계하거나 검증할 때 사용되는 소프트웨어다. 실제 칩 제작에 앞서 다양한 회로 설계를 시뮬레이션해 제품 성능 결과를 예측하는 역할을 수행한다.

최근 들어 차세대 반도체 경쟁이 치열해지면서 안정적인 수율 확보가 필요한 만큼, EDA의 중요성은 더욱 강조된다. 같은 기술을 적용하더라도 정상적으로 작동하는 제품이 적게 생산될 경우, 생산 단가가 늘어나고 고객사와의 물량 공급에 차질이 생기기 때문에 이를 선제적으로 해결하고자 한다. 최근 엔비디아가 시높시스에 20억달러(약 2조9424억원)에 지분을 투자한 것도 반도체 설계의 중요성을 고려한 전략이다.

다만 관건은 EDA 툴의 비용 문제다. 반도체 공정이 갈수록 ‘초미세화’되며, 검증이 필요한 요소가 늘어나 필요한 EDA 툴의 개수도 증가하고 요구되는 성능도 높아지는 탓이다. 실제 업계는 3나노 등 초미세 공정에 게이트올어라운드(GAA) 구조가 적용되기 시작하고, 칩 하나에 들어가는 트랜지스터의 수가 수백억 개 단위로 늘어나는 현상에 주목한다.

시장조사업체 그로스 마켓 리포트는 5나노 미만 반도체 노드 공정의 경우 맞춤형 비용이 최대 25만달러에 이를 수 있다고 밝힌 바 있다. 많은 비용이 드는 만큼, 삼성전자는 사용하고 있는 EDA 툴의 효율적인 작동을 위해 관련 소프트웨어를 자체적으로 개발하고 고도화에 나서고 있다. 삼성전자는 최근 2나노미터(㎚·1㎚=10억분의 1m) 선단 공정 수율 확보에 주력하고 있는데, 이같은 맥락에서 2나노 공정에도 고도화한 자체 SW를 적용할 것으로 관측된다.

업계 관계자는 “실제 칩을 제작하기 전에 다양한 회로 설계의 시뮬레이션을 돌리는데, EDA 툴 비용이 증가함에 따라 자체적인 SW 개발을 통해 수율을 최대한 끌어올리기 위한 노력의 일환”이라고 설명했다.

이번 EDA 호환성 강화를 통해 삼성전자는 글로벌 EDA 기업들과의 협력에 날개를 달 것으로 전망된다. 삼성전자는 현재 시높시스, 케이던스, 엔시스, 지멘스EDA 등 다수 반도체 EDA 업체들의 설계 IP를 활용해 AI, 고성능컴퓨팅(HPC) 등을 겨냥한 차세대 칩 설계 최적화에 나서고 있다.

한편 EDA 시장은 지속적으로 성장할 것으로 관측된다. 시장조사업체 모르도인텔리전스에 따르면, 글로벌 전자 설계 자동화 도구 시장 규모는 2025년 192억2000만달러(약 28조2730억원)에서 2030년 288억5000만달러(약 42조4384억원)에 이를 것으로 예상된다.